고속 통신회로 성능 감소를 줄이는 기술

[인터뷰] 한승호 포스텍 전자과 통합과정 학생

최근 사용되는 I/O(Input/Output) 회로들은 채널의 대역폭 한계를 넘어서는 데이터 전송속도를 얻기 위해 균등화(equalization) 작업을 필요로 한다. 이 때 균등화 작업은 심볼 간 간섭현상(ISI, Inter Symbol Interference)의 영향을 극복하기 위한 것이다.

심볼 간 간섭현상은 통신 속도를 저해하는 원인 중 가장 큰 요인에 속한다. 채널을 통해 전송된 비트(bit)는 채널 손실에 의해 신호가 왜곡되는데, 통신속도가 빠를 경우 이러한 왜곡이 다음에 전송되는 비트에 영향을 주게 되는 것이다.

이런 가운데 국내 대학의 한 학생이 반도체 공정의 불확실성에 의해 생겨나는 고속 통신회로 성능 감소를 줄여주는 아이디어를 학회에서 발표해 호평을 받았다. 포스텍 전자과 통합과정에 재학 중인 한승호 학생이 세계 최대 전자전기학회인 국제전기전자기술자협회(IEEE)가 주도하는 학회 에서 논문을 발표한 것이다. 특히 해당 학회는 다른 학회와 달리 대학의 연구원이나 학생이 논문을 발표하는 게 매우 이례적인 것으로 알려져 더욱 주목을 받았다.

새로운 FFE TX구조를 제안하다

▲ 한승호 포스텍 전자과 통합과정 학생 ⓒ포스텍

한승호 학생은 심볼 간 간섭현상을 줄이기 위한 균등화 작업을 위해 새로운 ‘FFE TX 구조’를 제안했다.

“균등화 작업의 방법은 매우 다양합니다. 그 중 하나가 FFE(Feed Forward Equalizer) 방식이죠. ‘FFE TX’는 채널의 대역폭을 넘는 속도를 얻기 위해 전송 신호를 보낸 후, 채널 손실에 의해 왜곡될 부분을 증폭시켜 등화 작업을 해주는 송신기입니다. 하지만 공정 에러에 의해 ‘FFE TX’를 구성하는 트랜지스터가 본래 설계했던 크기로 정확하게 만들어지지 않고 균등화 작업이 처음 의도했던 것과 다르게 되곤 하죠. 높은 속도와 높은 채널 손실에서 I/O 회로가 작동하기 위해서는 정확한 균등화가 필요하기 때문에 이러한 변화는 I/O회로 동작에 치명적이에요.”

한승호 학생이 제안한 새로운 FFE TX구조는 이러한 공정상 에러의 영향을 덜 받도록 설계됐다. 그것이 가능할 수 있던 이유는 기존 FFE TX 구조와 달리 전송신호를 발생시키기 때문이다. 기존의 FFE TX는 ‘constant 성분’과 ‘transmit 성분’을 따로 구별해서 전송신호를 발생시키지 않지만 한승호 학생은 새롭게 제안한 구조를 통해 ‘constant 성분’과 ‘transmit 성분’이 따로 생성되도록 했다. 그 결과 공정의 불확실성에 의해 에러가 발생해도 그것이 ‘transmit 성분’ 에 주는 영향은 고주파 성분을 많이 갖고 있으므로 채널 손실에 의해 쉽게 진압된다.

뿐만 아니라 ‘constant 성분’에 에러가 주는 영향은 무시할 수 있다. 이유는 ‘constant 성분’의 크기가 ‘transmit 성분’의 크기보다 작으므로 에러의 크기 자체도 전송신호의 크기에 비해 작기 때문이다.

“이러한 원리 덕분에 제가 제안한 FFE TX는 기존의 FFE TX보다 공정의 불확실성에 의해 발생한 에러에 강할 수 있어요. 이를 증명하기 위해 실제 칩을 제작해서 동일한 동작을 하는 기존의 FFE와 새로운 FFE를 65 나노미터(nm) 공정을 이용해 만들었습니다. 임의로 만든 128개의 에러에 25dB 채널에서 8Gbps로 속도로 동작 중인 각 FFE TX의 동작이 어떻게 변하는지 통계적 측정을 한 것이죠. 그 결과 새로운 FFE TX는 230 % 가량 랜덤한 에러에 강하고 동작의 변화도 적다는 것을 알 수 있었어요.”

한승호 학생이 이번 연구를 진행한 것은 현장의 IC생산 수율을 높이는 데 도움을 주기 위해서다. 오늘날 IC칩에는 수많은 I/O 회로가 사용된다. 구조가 복잡하고 빠른 동작이 필요한 IC 칩의 경우 수천여 개의 I/O회로를 갖고 있는데, 이처럼 수많은 I/O회로에는 빠른 데이터 통신을 위해 ‘FFE’와 같은 균등화 작업이 필요하다.

“하지만 균등화 작업이 모든 걸 해결해 준다고 할 수는 없어요. 그것만 있으면 공정에서 에러가 발생해도 모든 I/O가 정상적으로 작동한다고 보장 할 수는 없는 거죠. 만일 한 개의 I/O회로라도 작동을 못하게 되면 그 IC칩은 사용할 수 없습니다. IC칩을 판매하는 기업체 입장에서는 제대로 작동하는 IC칩의 수가 많을수록 손해가 되겠죠. 때문에 IC 칩 생산 수율을 높이기 위해서 이러한 에러의 영향을 계산해 균등화 작업을 조절 해주는 눈금 회로가 필요 합니다.”

그러나 문제는 이러한 눈금 회로의 크기가 매우 크다는 것이다. 기존 연구에 의하면 눈금 회로는 각 I/O회로 크기의 두 배가 넘는다. 게다가 공정으로 인한 에러와 이로 인한 I/O 회로에 대한 영향이 커져 가기 때문에 오늘날은 각각의 I/O회로 마다 눈금 회로가 붙어 있다. 그러므로 수율을 높이기 위해 존재하는 눈금 회로가 차지하는 하드웨어는 매우 커진다.

“만일 I/O 회로가 공정 에러에 충분히 강하다면 각 회로마다 눈금 회로 없이도 잘 작동하는 것을 보장 할 수 있습니다. 그 결과 눈금 회로를 완전히 없애지 않아도 한 개의 눈금 회로로 많은 수의 I/O회로를 담당할 수 있게 되겠죠. 이는 즉, 하드웨어 자원을 크게 아낄 수 있다는 것을 의미합니다. 결국 기업에서 적은 비용으로 높은 수율을 유지할 수 있다는 의미이기도 하고요.”

에러 문제와 전력 소모 문제를 해결하다

기존에도 반도체 공정의 불확실성으로 인한 통신회로의 성능감소를 해결하고자 하는 노력이 있었다. 앞서 언급했듯 I/O회로가 높은 속도와 높은 채널 손실에서 제대로 작동하기 위해 적절한 균등화 작업이 필요했고, 기존에는 이를 위해 보다 미세하게 조절해 주는 눈금회로를 사용했다. 그러나 눈금회로의 크기가 매우 크다는 것이 문제였다.

“방법에 따라 눈금 회로의 크기가 바뀌겠지만, 앞서 말씀 드렸듯 제가 참조한 기존 연구에서는 각 회로의 크기가 각 I/O회로의 크기의 200%를 넘었어요. 현재 IC의 구조가 매우 복잡하고 거대하기 때문에 수백에서 수천 개의 I/O회로가 사용되기도 해요. 이는 즉 눈금회로 역시 수백에서 수천 개가 존재한다는 것이고, 그것을 곧 큰 하드웨어 자원을 소모한다는 것을 의미하죠. 제가 제안한 구조는 추가적인 디지털 게이트를 요구한다는 점 말고는 별다른 단점이 존재하지 않습니다. 오히려 에러에 강하고 동시에 전력 소모 문제도 기존보다 향상시켰어요.”

다만 한승호 학생은 회로를 좀 더 잘 설계할 것에 대한 아쉬움이 남는다고 말했다. 그럴 경우 더 높은 속도와 더 높은 채널 손실에서 회로를 작동했을 때 기존의 회로와 새로 제안한 회로의 차이점이 더 크게 나타날 수 있을 것이라 생각했기 때문이다.

“아쉬움이 많이 남아요. 연구 과정 가운데 겪은 여러 어려움도 생각에 남고요. 특히 설계용 서버를 구축할 때가 가장 힘들었어요. 칩 디자인을 완성해서 업체에 보낼 날짜가 결정됐는데 당시에도 서버 구축과 디자인 툴 설치가 덜 된 상태였거든요. 마음이 매우 급해졌죠.  결국 동료와 선배, 교수님들의 도움이 있어 무사히 해결할 수 있었지만, 그때를 생각하면 지금도 긴장돼요.”

아이디어가 중요한 연구였기에 착상 이후 실제로 칩을 구현하고 실험하는 데는 반년의 시간도 채 걸리지 않았다. 한승호 학생은 “칩의 구조 자체는 매우 간단하다. 때문에 다시 같은 과정을 반복한다면 시간이 훨씬 더 적게 걸릴 것”이라고 덧붙였다.

“이번 연구는 모든 I/O 회로에 사용 될 수 있습니다. 기업에서 높은 수율을 적은 비용으로 유지하는 데도 도움이 될 거예요. 아직은 공부가 많이 부족하지만 빨리 실력을 키워서 더 좋은 연구를 진행하고 싶어요. 실험실의 다른 선배 연구원처럼 많은 것을 배우고 견문을 넓혀 사회에 도움을 줄 수 있는 연구를 진행하고 싶습니다.”

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